针对 Versal 器件的设计流程增强： 控制内核在 AI 引擎阵列中的相对布局，从而提升性能，提高利用率。 强化面向 Versal® ACAP 设计的配置与调试功能，包括死锁检测、较大布线数据采集、RTL/Python 测试平台支持。 Vitis 集成设计环境下的异构设计的新仿真选项。